《一款采用自對準(zhǔn)接觸工藝的45納米制程1Gb NOR閃存，具備5MB/s編程速度（A 45nm Self-Aligned-Contact Process 1Gb NOR Flash with 5MB/s Program Speed）》介紹的設(shè)計將最小的可靠閃存單元、5MB/sec編程性能的先進(jìn)45納米技術(shù)、最小的外圍電路和穩(wěn)健的感應(yīng)配置集于一身。為降低生產(chǎn)成本并提供更高的性能，必須迅速過渡到下一技術(shù)節(jié)點。要市場上取勝，全新的45納米光刻技術(shù)必須將每字節(jié)成本降低50%，同時提供更高的編程性能。然而，每一代的光刻技術(shù)都證明，很難制造出可靠的閃存多層單元（MLC）并降低陣列周圍的外圍電路對晶片尺寸的影響，對于低密度產(chǎn)品而言尤其困難。

本文介紹了自對準(zhǔn)接觸（SAC）工藝架構(gòu)，該架構(gòu)有助于減小單元尺寸并提高閃存單元的可靠性。

為實現(xiàn)5MB/s的編程性能，需要開發(fā)一系列新型電路技術(shù)。這包括更大的編程帶寬、更快的校驗?zāi)Ｊ�、高電壓模式中更高的回轉(zhuǎn)速率、程序微碼的最大吞吐量，以及更低的控制硬件延遲。

采用了創(chuàng)新的電路技術(shù)克服有害作用，如單個單元電荷損失/增益、 感應(yīng)電荷損失，以及隨機(jī)電報信號噪聲等。

輸入補(bǔ)償更低、元件數(shù)量更少的全新感知配置擴(kuò)大了MLC的感知范圍。研究結(jié)果表明，1 sigma Vt錯配的輸入補(bǔ)償電壓不到1mV，感知放大補(bǔ)償（SAOS）減少了70%。

要實現(xiàn)1Gb的晶片尺寸達(dá)到30平方毫米這一遠(yuǎn)大目標(biāo)，行地址解碼器、塊冗余配置、電荷泵和邏輯電路中的外圍電路必須進(jìn)行更多改進(jìn)。

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