【產(chǎn)通社，6月13日訊】中國科學(xué)院微電子研究所（Microelectronice of Chinese Academy of Sciences）官網(wǎng)消息，5G/6G、人工智能和高性能計算等應(yīng)用的快速發(fā)展，推動了數(shù)據(jù)中心交換網(wǎng)絡(luò)數(shù)據(jù)傳輸速率的迅速增長，對高速有線收發(fā)機(jī)的數(shù)據(jù)速率、均衡強(qiáng)度、時鐘抖動和誤碼率等性能提出了更高要求�；贏DC-DSP架構(gòu)的PAM-4調(diào)制有線收發(fā)機(jī)具有均衡強(qiáng)度大、頻譜效率高、時鐘速度寬松等優(yōu)勢，成為56~224Gb/s中長距有線收發(fā)機(jī)的主流解決方案。對于長距互連，例如處理器到交換機(jī)等應(yīng)用場景，通常采用重定時收發(fā)機(jī)補(bǔ)償信道損耗，重置鏈路抖動預(yù)算，并延長通信距離。相較于傳統(tǒng)的有線收發(fā)機(jī)，重定時收發(fā)機(jī)面臨低抖動同步時鐘恢復(fù)、高速傳輸輸出抖動惡化、補(bǔ)償精度有限等挑戰(zhàn)，限制了自身性能的進(jìn)一步提升和推廣應(yīng)用。

針對上述關(guān)鍵問題，微電子所高頻高壓中心劉新宇研究員/鄭旭強(qiáng)研究員團(tuán)隊研制了一種基于ADC-DSP架構(gòu)的112-Gb/s?PAM-4調(diào)制重定時收發(fā)機(jī)。團(tuán)隊提出了基于注入鎖定振蕩器的新型抖動濾除時鐘方案，在產(chǎn)生低抖動同步恢復(fù)時鐘的同時降低了時鐘路徑的功耗；在發(fā)射端設(shè)計了內(nèi)部FFE、前饋輸出驅(qū)動器和時序優(yōu)化的合路器，實現(xiàn)了輸出抖動的降低；在接收端開發(fā)了源退化和諧振峰值技術(shù)相結(jié)合的連續(xù)線性時間均衡器以及低功耗、高分辨率數(shù)字均衡技術(shù)以改善補(bǔ)償精度，實現(xiàn)了誤碼率的最小化。該收發(fā)機(jī)采用28nm?CMOS工藝制造，在112Gb/s速率和31dB的信道損耗下實現(xiàn)了1E-12的原始誤碼率。

研究成果以“A 112-Gb/s PAM-4 Retimer Transceiver with Jitter-Filtering Clocking Scheme and BER Optimization Technique in 28-nm CMOS”為題發(fā)表在集成電路設(shè)計領(lǐng)域頂級期刊Journal?of Solid-State Circuits（JSSC）上，微電子所徐華助理研究員為第一作者，微電子所鄭旭強(qiáng)研究員為通訊作者。該項研究得到了國家重點(diǎn)研發(fā)計劃和國家自然科學(xué)基金的支持。

查詢進(jìn)一步信息，請訪問官方網(wǎng)站http://ime.cas.cn/kygz/kydt/index_1.html，以及https://ieeexplore.ieee.org/document．10955714。（Robin Zhang，產(chǎn)通數(shù)造）    （完）