【產(chǎn)通社，7月19日訊】中國科學院微電子研究所（Microelectronice of Chinese Academy of Sciences）官網(wǎng)消息，其集成電路先導工藝研發(fā)中心近日在源漏接觸技術研究方面取得重要進展。 

隨著集成電路制造技術進入10納米及以下節(jié)點，器件寄生電阻已超過溝道電阻使得器件延遲與功耗顯著增大。阻率可降低源漏寄生電阻，對提升器件性能具有重要意義。提高Si表面雜質激活濃度（Ns）以有效增加接觸界面的載流子隧穿概率，是減小接觸電阻率最重要的方法之一。目前，國際上產(chǎn)業(yè)和學術界研發(fā)人員主要通過離子注入、高濃度原位摻雜和/或先進激光退火技術來提高Ns，工藝復雜、對工藝設備要求較高且增加了制造成本。 

基于以上問題，微電子所先導中心羅軍研究員團隊創(chuàng)新性利用氧化過程中眾所周知的雜質分凝（Dopant Segregation, DS）現(xiàn)象，在源漏接觸形成之前采用一步原位水汽氧化工藝（In-situ steam generation, ISSG），提高了半導體襯底表面的Ns。該工藝基于n+-Si襯底，利用Si在氧化過程中，P雜質在Si中的平衡濃度大于在SiO2中的平衡濃度，使得氧化后P雜質分凝于n+-Si表面，從而將Ns提高~1倍、接觸電阻率降低了34.83%。ISSG氧化工藝簡單易行，與現(xiàn)有CMOS集成工藝完全兼容，將此方法應用于提高Ns從而降低源漏寄生電阻具有很高的應用價值，該研究結果也獲得7位審稿人一致認可。 

基于該研究成果的論文“A Novel Method to Reduce Specific Contact Resistivity of TiSix/n+-Si contacts by Employing An In-situ Steam Generation Oxidation Prior to Ti Silicidation”近期發(fā)表在國際微電子器件領域的高水平期刊《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2021.3081701）。微電子所先導中心博士研究生張丹為該文章的第一作者，羅軍研究員為該文章的通訊作者。 

同時，團隊對DS現(xiàn)象降低源漏接觸電阻率的機理進行了深入研究，成功解答了長期困擾該領域研發(fā)人員的一個難題：當使用與Si襯底摻雜類型相反的雜質形成DS以調(diào)整肖特基勢壘高度時，會形成silicide/n+-Si/p-Si或者silicide/p+-Si/n-Si結構，此結構究竟是肖特基結還是PN結？團隊通過肖特基結與PN結在開關時載流子響應速度的差異，搭建電路進行測試，發(fā)現(xiàn)形成DS后的結構仍為肖特基結。雖然界面處的DS層與襯底摻雜類型相反，但由于其厚度很薄，并沒有改變結的性質。 

基于該研究成果的論文“NiSi/p+-Si（n+-Si）/n-Si（p-Si） Diodes with Dopant Segregation（DS）: PN or Schottky Junctions?”近期也發(fā)表在國際微電子器件領域的高水平期刊《IEEE Transactions on Electron Devices》上（DOI: 10.1109/TED.2021.3075199）。微電子所先導中心博士研究生張丹為該文章的第一作者，羅軍研究員為該文章的通訊作者。

查詢進一步信息，請訪問官方網(wǎng)站http://www.ime.cas.cn/zhxx/zhxw。（Donna Zhang，張底剪報）    （完）