【產(chǎn)通社，2月4日訊】日月光半導(dǎo)體制造股份有限公司（ASE Group；TWSE股票代碼：2311；NYSE股票代碼：ASX）官網(wǎng)消息，其與Cadence Design Systems, Inc.合作推出系統(tǒng)級封裝（SiP）EDA解決方案，以因應(yīng)扇出型基板上芯片（Fan-Out Chip-on-Substrate，F(xiàn)OCoS）多晶粒封裝的設(shè)計與驗證挑戰(zhàn)。這套解決方案是由SiP-id（系統(tǒng)級封裝智能設(shè)計）的設(shè)計套件以及新方法所組成的平臺——SiP-id是功能增強的參考設(shè)計流程，包含Cadence提供的IC封裝與驗證工具；而新的平臺則是將晶圓級、封裝級、以及系統(tǒng)級的設(shè)計需求整合到一個統(tǒng)一、自動化的流程中。透過采用SiP-id，與現(xiàn)有的先進封裝EDA工具相比，設(shè)計人員能大幅減少重復(fù)修改與提升生產(chǎn)力，并縮短設(shè)計及驗證高復(fù)雜度SiP封裝設(shè)計的時間。

現(xiàn)今的智能科技環(huán)境下，創(chuàng)新業(yè)者不斷地設(shè)計能夠整合更多功能、提供更高與更快效能、以及更低功耗的裝置，并將所有的組件都封裝在日益狹小的有限空間中。從智能型手機與穿戴裝置的高接受度、以及人工智能、自駕車與物聯(lián)網(wǎng)（IoT）的快速進展來看，隨著科技已成為人類日常生活不可或缺的一部分，也使IC封裝在電子產(chǎn)業(yè)中扮演著前所未有的重要角色。這些進展為日月光帶來了龐大的商機，可將其SiP技術(shù)的運用范疇從封裝級擴大到模塊級、電路板級、以及系統(tǒng)級的整合。

過去IC封裝工程師利用標準的EDA設(shè)計工具，再結(jié)合無須嚴格定義的設(shè)計規(guī)則，便能為其封裝組件進行布局設(shè)計。然而，此作法在設(shè)計今日的先進多晶粒封裝時，將面臨諸多限制。針對SiP以及先進扇出型封裝的設(shè)計與驗證提供更全面性的做法，日月光和Cadence密切合作，利用功能增強的Cadence IC封裝與驗證工具，為日月光的先進IC封裝技術(shù)量身打造出包含設(shè)計套件、平臺、以及簡化與自動化的參考設(shè)計流程。在一個具備高接腳數(shù)晶粒的典型使用案例中，與現(xiàn)有以手動操作的工具相比，利用SiP-id與相關(guān)參考流程和平臺的封裝工程師設(shè)計所需的時間，從超過6小時縮短到僅需17分鐘。

日月光即日起可提供SiP-id設(shè)計套件。查詢進一步信息，請訪問官方網(wǎng)站http://www.aseglobal.com，或聯(lián)系jennifer.yuen@aseus.com。    （完）