富士通微電子（上海）有限公司日前宣布，富士通株式會社和富士通研究所已正式開發(fā)出具有低功耗和高性能互連技術(shù)的45nm LSI邏輯芯片平臺技術(shù)。與以前的45nm技術(shù)相比，新平臺可使等待狀態(tài)時泄漏電流降低至五分之一，同時還可使互連延時縮短14%左右。這些新一代45nm平臺技術(shù)的成功開發(fā)將使富士通能夠為客戶提供更高速度、更小尺寸、更低功耗的LSI邏輯芯片。

技術(shù)背景

為了支持不同設(shè)備中各種功能的拓展以及滿足設(shè)備上使用多處理器內(nèi)核的需求，LSI邏輯芯片的性能要求不斷提高，這最終要求LSI邏輯芯片達到更高的集成度。面對這些趨勢，對于45nm級別的邏輯技術(shù)，為了實現(xiàn)更高的集成度和速度提升，能夠降低設(shè)備功耗的技術(shù)正變得越來越重要。

為了提高LSI的集成度，在所有新一代的設(shè)備中，需要縮短每個晶體管中的柵極長度并減小互連導(dǎo)線的寬度和之間的間隔。此外，為實現(xiàn)高速還需要使LSI芯片內(nèi)的億萬晶體管之間的互連延時縮短到最低限度。

技術(shù)挑戰(zhàn)

在縮短晶體管的柵極長度時，存在一個問題：在柵極沒有信號電壓時，由于晶體管的源極和漏極之間不斷升高的泄漏電流而導(dǎo)致功耗增加——例如在手機處于等待呼叫的待機模式不必執(zhí)行任何處理工作時。

在45nm晶體管中，互連導(dǎo)線的寬度和之間的間隔都達到了最小的65nm。除了互連導(dǎo)線由于微型化所致的電阻增加之外，如果絕緣層的介電常數(shù)仍與前一代產(chǎn)品相同，互連寄生電容將增加，從而導(dǎo)致互連延時增加，因此必須使用介電常數(shù)更低的材料。

技術(shù)概要

（1）新型退火技術(shù)
但是，簡單地減小源極和漏極的結(jié)深會提高源漏區(qū)的電阻，從而降低晶體管的性能。為了抵消這種影響，富士通研究人員開發(fā)了一種新型退火技術(shù)，稱為毫秒退火（MSA）技術(shù)。與以前的退火技術(shù)相比，富士通的毫秒退火技術(shù)采用更高的溫度，因此可降低電阻；此外由于退火時間極短，可形成較淺的源極和漏極結(jié)，從而降低了泄漏電流。

（2）高性能互連技術(shù)
富士通的研究人員在較低的互連層之間使用納米聚合硅石（NCS），這種材料的介電常數(shù)（k）為2.25，是目前已報導(dǎo)絕緣膜中最低的材料，適用于需要最小的互連間隔的底層互連。

NCS這種絕緣材料中存在微細的小孔，可同時實現(xiàn)較低的介電值和較高的機械強度。富士通所推出的NCS技術(shù)在65nm產(chǎn)品僅用于互連層某些部分。但是在45nm產(chǎn)品中，NCS不是僅用于同一層的互連導(dǎo)線之間，而且用于不同布線層之間以便進一步降低布線電容。

技術(shù)展望

新型退火技術(shù)可極為有效的控制晶體管電阻，使泄漏電流降低至以前的五分之一，因而具有多方面的優(yōu)勢，例如手機的最長待機時間可增加至五倍。此外，據(jù)《國際半導(dǎo)體技術(shù)發(fā)展路線圖》介紹，富士通通過利用高性能互連技術(shù)，可實現(xiàn)互連延時縮短14%（與標準的45nm互連技術(shù)相比）。 這兩種新開發(fā)的技術(shù)可降低待機過程中的泄漏電流，同時提高了運行速度。富士通的目標是在2008年將這些技術(shù)融入LSI，使其更適合移動設(shè)備并在一個全面聯(lián)網(wǎng)的世界中自由馳騁。

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