【產(chǎn)通社，1月29日訊】鏗騰設(shè)計(jì)系統(tǒng)公司（Cadence Design Systems; NASDAQ：CDNS）官網(wǎng)消息，聯(lián)華電子（NYSE: UMC; TWSE: 2303）采用Cadence設(shè)計(jì)實(shí)現(xiàn)與signoff工具，用于生產(chǎn)silicon-ready 28納米ARM Cortex-A7、基于MPCore的系統(tǒng)級芯片，瞄準(zhǔn)入門級智能手機(jī)、平板電腦、高端可穿戴設(shè)備和其他先進(jìn)的移動(dòng)裝置設(shè)備。相比于上一代方案，采用Cadence解決方案使聯(lián)華電子縮短了33%的流片時(shí)間并實(shí)現(xiàn)了1.7GHz的性能。此外，聯(lián)華電子也實(shí)現(xiàn)了低于200mW的動(dòng)態(tài)功耗，比上一代的設(shè)計(jì)流程降低了20%。

采用基于多線程技術(shù)的Encounter數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，包含GigaOpt布線驅(qū)動(dòng)（route-driven）優(yōu)化和CCOpt并發(fā)時(shí)鐘數(shù)據(jù)路徑（concurrent clock datapath）優(yōu)化，從而實(shí)現(xiàn)更快速的周轉(zhuǎn)時(shí)間，并獲得性能、芯片面積和驅(qū)動(dòng)功耗的顯著提升。此外，對Tempus時(shí)序Signoff解決方案、Voltus IC電源完整性解決方案、Quantus QRC寄生參數(shù)提取解決方案、物理驗(yàn)證系統(tǒng)、Litho物理分析儀和CMP預(yù)報(bào)器的無縫整合，使聯(lián)華電子能在流程的更早期進(jìn)行signoff檢查，以確保設(shè)計(jì)功能可以如預(yù)期的正常執(zhí)行。

聯(lián)華電子IP開發(fā)與設(shè)計(jì)支持部資深總監(jiān)林世欽表示，“Cadence的大規(guī)模并行架構(gòu)使我們能夠顯著減少signoff分析、設(shè)計(jì)實(shí)現(xiàn)及收斂所花費(fèi)的時(shí)間，因而我們可以快速地為市場提供高品質(zhì)的參考設(shè)計(jì)，并且在功耗、性能和面積方面都優(yōu)于預(yù)期指標(biāo)。我們移動(dòng)類產(chǎn)品客戶有非常特殊的設(shè)備需求，基于該流程的測試芯片通過了芯片測試，保證客戶拿到可靠的28納米Silicon-ready的參考設(shè)計(jì)。”

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