曾經(jīng)一段時(shí)間，制造一個(gè)更好計(jì)算機(jī)芯片意味著更小晶體管和更窄互連。雖然晶體管會(huì)繼續(xù)變得更小，但那個(gè)時(shí)代已經(jīng)一去不復(fù)返了，讓晶體管變小已經(jīng)不再是重點(diǎn)。上周在Antwerp Belgium舉行的2023年ITF世界大會(huì)（ITF World 2023）上，研究人員認(rèn)為現(xiàn)在保持計(jì)算指數(shù)級(jí)增長(zhǎng)的唯一方法是一種叫做系統(tǒng)技術(shù)協(xié)同優(yōu)化(system technology co-optimization，STCO)的方案。它是將芯片分解成功能組件，為每項(xiàng)功能使用最佳的晶體管和互連技術(shù)，并將它們拼接在一起以創(chuàng)建一個(gè)功耗更低、功能更好的整體的能力。

Imec R&D經(jīng)理Marie Garcia Bardon說(shuō)，“這給我們帶來(lái)了一個(gè)新的CMOS范例。總部位于比利時(shí)的納米技術(shù)研究組織稱(chēng)之為CMOS 2.0，這是一個(gè)復(fù)雜的愿景。但這可能是最實(shí)際的前進(jìn)方向，而且部分已經(jīng)在今天最先進(jìn)的芯片中顯現(xiàn)出來(lái)。


我們是如何走到這種地步的？

Imec的R&D副總裁Julien Ryckaert表示，從某種意義上說(shuō)，半導(dǎo)體行業(yè)在2005年之前的幾十年被寵壞了。在此期間，化學(xué)家和器件物理學(xué)家能夠定期生產(chǎn)更小、更低功率、更快的晶體管，可用于芯片上的每一項(xiàng)功能，讓計(jì)算能力的穩(wěn)步增長(zhǎng)。但是不久之后，這個(gè)計(jì)劃就開(kāi)始失敗了。器件專(zhuān)家可以提出優(yōu)秀的新晶體管，但這些晶體管并不能制造更好、更小的電路，如SRAM存儲(chǔ)器和構(gòu)成CPU主體的標(biāo)準(zhǔn)邏輯單元。作為回應(yīng)，芯片制造商開(kāi)始打破標(biāo)準(zhǔn)電池設(shè)計(jì)和晶體管開(kāi)發(fā)之間的壁壘。這項(xiàng)名為“設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO ）”的新計(jì)劃宗旨是專(zhuān)門(mén)為制造更好的標(biāo)準(zhǔn)單元和存儲(chǔ)器而設(shè)計(jì)器件。

但是DTCO不足以讓計(jì)算機(jī)繼續(xù)運(yùn)轉(zhuǎn)。物理學(xué)的局限性和經(jīng)濟(jì)現(xiàn)實(shí)共同為發(fā)展“一刀切”的晶體管設(shè)置了障礙。例如，Imec的首席工程師Anabela Veloso解釋說(shuō)，物理限制使CMOS工作電壓無(wú)法降至0.7伏以下，從而減緩了降低功耗的進(jìn)展。轉(zhuǎn)向多核處理器有助于暫時(shí)緩解這個(gè)問(wèn)題，同時(shí)，I/O限制意味著越來(lái)越有必要將多個(gè)芯片的功能集成到處理器上。因此，除了具有多個(gè)處理器內(nèi)核實(shí)例的片上系統(tǒng)(SoC)外，還集成了網(wǎng)絡(luò)、內(nèi)存以及通常專(zhuān)用的信號(hào)處理內(nèi)核。這些核心和功能不僅具有不同的功率和其他需求，而且無(wú)法以相同的速度縮小。即使是CPU的高速緩沖存儲(chǔ)器SRAM，也沒(méi)有處理器邏輯的縮減速度快。


系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）


擺脫困境是一種哲學(xué)轉(zhuǎn)變，也是一系列技術(shù)的集合。根據(jù)Ryckaert的說(shuō)法，STCO意味著將片上系統(tǒng)視為功能的集合，如電源、I/O和高速緩存。“當(dāng)你開(kāi)始對(duì)功能進(jìn)行推理時(shí)，你會(huì)意識(shí)到SoC不是這種同質(zhì)系統(tǒng)，只是晶體管和互連。它是為不同目的而優(yōu)化的函數(shù)�！�

理想情況下，可使用最適合的流程技術(shù)來(lái)構(gòu)建每個(gè)功能。實(shí)際上，這意味著在硅片或芯片上構(gòu)建每一個(gè)功能。然后，你可以使用先進(jìn)的3D堆疊等技術(shù)將它們綁定在一起，這樣所有功能就像在同一塊硅片上一樣。

這種想法的例子已經(jīng)出現(xiàn)在先進(jìn)的處理器和AI加速器中。英特爾的高性能計(jì)算加速器Ponte Vecchio(現(xiàn)在稱(chēng)為英特爾數(shù)據(jù)中心GPU Max)由47個(gè)小芯片組成，這些小芯片采用兩種不同的工藝制造，分別來(lái)自英特爾和臺(tái)積電（TSMC）。AMD已經(jīng)在其CPU中為I/O小芯片和計(jì)算小芯片使用了不同的技術(shù)，最近開(kāi)始為計(jì)算小芯片的高級(jí)高速緩存分離出SRAM。

Imec的CMOS 2.0路線圖更進(jìn)一步。該計(jì)劃需要繼續(xù)縮小晶體管，將電源和可能的時(shí)鐘信號(hào)轉(zhuǎn)移到CPU的硅下面，以及更加緊密的3D芯片集成。“我們可以使用這些技術(shù)來(lái)識(shí)別不同的功能，分解SoC，并將其重新整合以提高效率，”Ryckaert說(shuō)。

未來(lái)十年，晶體管將會(huì)改變形態(tài)，連接它們的金屬也會(huì)改變。最終，晶體管可能是由2D半導(dǎo)體而不是硅制成的層疊器件。電力輸送和其他基礎(chǔ)設(shè)施可以放在晶體管下面。


持續(xù)進(jìn)行晶體管縮放


主要芯片制造商已經(jīng)從過(guò)去十年驅(qū)動(dòng)計(jì)算機(jī)和智能手機(jī)的FinFET晶體管過(guò)渡到一種新的架構(gòu)，納米片晶體管【見(jiàn)“納米片晶體管（Nanosheet Transistor）是摩爾定律的下一步，也許是最后一步”】。最終，兩個(gè)納米片晶體管將被構(gòu)建在彼此之上，形成互補(bǔ)FET，或CFET，Velloso說(shuō)這“代表了CMOS縮放的終極”【見(jiàn)“3D堆疊CMOS將摩爾定律提升到新的高度”】。

隨著這些器件按比例縮小并改變形狀，一個(gè)主要目標(biāo)是降低標(biāo)準(zhǔn)邏輯單元的尺寸。這通常用“走線高度”來(lái)衡量，也就是說(shuō)，電池中可以容納的金屬互連線的數(shù)量。先進(jìn)的FinFETs和早期的納米片器件是六軌單元。移動(dòng)到五個(gè)軌可能需要一種稱(chēng)為叉板的間隙設(shè)計(jì)，這種設(shè)計(jì)可以將器件更緊密地?cái)D在一起，而不一定會(huì)使它們變得更小。CFETs然后將晶胞減少到四個(gè)軌或可能更少。

前沿晶體管已經(jīng)從鰭式場(chǎng)效應(yīng)晶體管(FinFET)架構(gòu)過(guò)渡到納米片（Nanosheet）。最終目標(biāo)是在CFET配置中將兩個(gè)器件堆疊在一起。叉板可能是中間步驟。

根據(jù)Imec的說(shuō)法，芯片制造商將能夠使用ASML下一代極紫外光刻技術(shù)生產(chǎn)出這一進(jìn)展所需的更精細(xì)特征。這項(xiàng)技術(shù)被稱(chēng)為高數(shù)值孔徑EUV，現(xiàn)在正在ASML建設(shè)，Imec是下一個(gè)交付對(duì)象。數(shù)值孔徑（numerical aperture）是一個(gè)光學(xué)術(shù)語(yǔ)，與系統(tǒng)收集光線的角度范圍有關(guān)，增加數(shù)值孔徑可以獲得更精確的圖像。


背面電力輸送網(wǎng)絡(luò)


背面電力傳輸網(wǎng)絡(luò)的基本思想是移除硅表面上方所有提供電力(而非數(shù)據(jù)信號(hào))的互連，并將其置于硅表面下方。這應(yīng)該允許更少的功率損耗，因?yàn)楣β瘦斔突ミB可以更大且電阻更小。它還為信號(hào)傳輸互連騰出了晶體管層上方的空間，可能會(huì)導(dǎo)致更緊湊的設(shè)計(jì)【見(jiàn)“下一代芯片將從下方供電”】。

將來(lái)，甚至更多的芯片會(huì)被移到硅片的背面。例如，所謂的全局互連——那些跨越(相對(duì))長(zhǎng)距離來(lái)傳輸時(shí)鐘和其他信號(hào)的互連——可以在硅下面進(jìn)行�；蛘吖こ處熆梢栽黾又鲃�(dòng)能量傳輸裝置，例如靜電放電安全二極管（electrostatic discharge safety diodes）。


3D集成


有幾種方法可以實(shí)現(xiàn)3D集成，但目前最先進(jìn)的是晶片到晶片（wafer-to-wafer）和芯粒到晶片（die-to-wafer）的混合結(jié)合【參見(jiàn)“3D芯片技術(shù)顛覆計(jì)算的三種方式”】。這兩個(gè)芯片提供了兩個(gè)硅芯片之間最高密度的互連。但這種方法要求兩個(gè)芯片設(shè)計(jì)在一起，因此它們的功能和互連點(diǎn)對(duì)齊，使它們能夠作為一個(gè)單芯片。Imec R&D公司有望在不久的將來(lái)每平方毫米生產(chǎn)數(shù)百萬(wàn)個(gè)3D連接。


進(jìn)入CMOS 2.0


CMOS 2.0將分解和異構(gòu)集成發(fā)揮到極致。根據(jù)哪種技術(shù)對(duì)特定應(yīng)用有意義，可能會(huì)產(chǎn)生一個(gè)3D系統(tǒng)，該系統(tǒng)包含多層嵌入式存儲(chǔ)器、I/O和電源基礎(chǔ)設(shè)施、高密度邏輯、高驅(qū)動(dòng)電流邏輯和大量高速緩存。

要達(dá)到這一點(diǎn)，不僅需要技術(shù)開(kāi)發(fā)，還需要工具和培訓(xùn)來(lái)辨別哪些技術(shù)會(huì)真正改善系統(tǒng)。智能手機(jī)、服務(wù)器、機(jī)器學(xué)習(xí)加速器，以及增強(qiáng)和虛擬現(xiàn)實(shí)系統(tǒng)都有明顯不同的要求和約束。但是，對(duì)一個(gè)人有意義的東西對(duì)另一個(gè)人可能是死胡同。（張怡，365PR鐠媒體）